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タイトル: タイミング・フォールト耐性を持つ回路/アーキテクチャ技術
その他のタイトル: Timing-Fault-Tolerant Circuit and Architecture Techniques
著者: 吉田, 宗史
著者(別言語): Yoshida, Shuji
発行日: 2013年3月25日
抄録: 半導体プロセスの微細化に伴って増大するランダムばらつきにより,従来のワースト・ケースに基づいた設計は悲観的になりすぎている.この問題の対策の1 つに,タイミング・フォールトを動的に検出/回復する技術がある.このような技術により,実効的な遅延に基づいた動作を実現でき,プロセッサのサイクル・タイムを短縮できる.プロセッサを対象とするものは,一般に,タイミング・フォールトを検出する回路レベルの技術と,検出後に回復を行うアーキテクチャ・レベルの技術の,2 つからなる.しかし,既存の検出/回復技術では,従来用いられるクロッキング方式の遅延制約により実際にはサイクル・タイムを短縮できず,かつ,フォールトの発生箇所の考慮が不十分であることから,単純なスカラ・プロセッサにしか適用できない.そこで本稿では,二相ラッチ方式と呼ばれるクロッキング方式とこの技術を組み合わせることで,実効的な遅延の平均に基づく動作を可能とし,サイクル・タイムを半減出来る検出技術を提案する.さらに,制御系モジュールの内部で発生するフォールトへの対策を行うことで,複雑なout-of-order プロセッサにも適用できる回復技術を提案する.
内容記述: 報告番号: ; 学位授与日: 2013-03-25 ; 学位の種別: 修士 ; 学位の種類: 修士(情報理工学) ; 学位記番号: ; 研究科・専攻: 情報理工学系研究科・電子情報学専攻
URI: http://hdl.handle.net/2261/55840
出現カテゴリ:025 修士論文
1244025 修士論文(電子情報学専攻)

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