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タイミング・フォルト耐性を持つスーパスカラ・プロセッサ

http://hdl.handle.net/2261/28047

	Name / File	License	Actions
	sugimoto.pdf (578.3 kB)

item type

学位論文 / Thesis or Dissertation(1)

公開日

2011-08-08

タイトル

タイミング・フォルト耐性を持つスーパスカラ・プロセッサ

言語

jpn

資源タイプ

資源

http://purl.org/coar/resource_type/c_46ec

タイプ

thesis

その他のタイトル

Timing-Fault-Tolerant Superscalar Processor

著者

杉本, 健

著者所属

情報理工学系研究科電子情報学専攻

Abstract

内容記述タイプ

Abstract

内容記述

プロセッサの動作周波数は，クリティカルな回路遅延に，静的に定められたタイミング・マージンを加えて決定される．しかし，近年では，製造ばらつきや動作時の温度ばらつきが大きくなり，悲観的なマージンを設計時に確保することがコストに見合わなくなってきている．今後のプロセッサでは，回路の応答がクロック同期とずれてしまう，動的なタイミング・フォルトが深刻な問題となると予想される．/この問題に対し，タイミング・フォルトを動的に検出/回復に関する手法を提案されている．これに関する既存の研究はデータパス系のタイミング・フォルトのみに着目しており，制御系で発生するタイミング・フォルトが考慮されていない．しかし，out-of-order スーパスカラ・プロセッサは，wakeup/select のような，これ以上パイプライン化できない制御系の，遅延の長いパスを多く含む．そのため，制御系がタイミング・フォルトを起こす確率は無視できないものとなっている．それに対し，本稿では，制御系を含めたいかなる場所でタイミング・フォルトが発生しても正しく回復ができる手法を提案する．この手法では，フォルトをコミット・ステージまで通知し，コミット・ステージでフォルトが検出された場合，レジスタ・ファイルとPC によって定義されるアーキテクチャ・ステートを更新せずに，プロセッサをリセットする．リセットの結果，制御系を含むすべてのレジスタが初期状態＋正しいアーキテクチャ・ステートとなるので，制御系を含めた，すべてのタイミング・フォルトから回復することができる．また，提案手法を適用したout-of-order スーパスカラ・プロセッサをFPGA に実装し，正しく動作することを確認した．

書誌情報

発行日 2009

日本十進分類法

主題Scheme

NDC

主題

548

学位名

修士(情報理工学)

学位

値

master

研究科・専攻

情報理工学系研究科電子情報学専攻

学位授与年月日

2009

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2021-03-01 16:25:34.596009

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タイミング・フォルト耐性を持つスーパスカラ・プロセッサ

× 杉本, 健

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